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　　　　　　数字设计初中级培训班
   入学要求

        学员学习本课程应具备下列基础知识：
        ◆ 电路系统的基本概念。
   班级规模及环境--热线:4008699035 手机:15921673576/13918613812( 微信同号)
       坚持小班授课，为保证培训效果，增加互动环节，每期人数限3到5人。
   上课时间和地点
上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】：北京中山/福鑫大楼 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【成都分部】：领馆区1号（中和大道） 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦 【广州分部】：广粮大厦 【西安分部】：协同大厦
近开课时间(周末班/连续班/晚班）：数字设计初中级培训班：2024年11月18日.....(请抓紧报名)
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       ◆在读学生凭学生证，可优惠500元。
   质量保障

        1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
        2、培训结束后免费提供半年的技术支持，充分保证培训后出效果；
        3、培训合格学员可享受免费推荐就业机会。
　　　　　　　　数字设计初中级培训班
课程说明
本课程讲授基于Synopsys EDA tools构成的ASIC/SOC数字电路前端开发流程，学员通过运用数字逻辑、硬件描述语言完成一个中等规模的专题项目设计，在课程过程中掌握数字集成电路的coding、仿真、综合、静态时序分析、可测性设计、一致性验证等一系列数字电路前端流程中的设计技巧，终使学员达到能独立完成中等规模电路模块的前端设计水平。授课包括如下内容：
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1、IC前端设计详细流程介绍
以汽车油箱油量检测器的开发为例，演示和介绍IC芯片前端，从产品分析、功能划分到芯片综合、形式验证以及静态时序分析的详细开发流程。
2、Unix基本应用
讲述Unix的基本文件目录结构、文件编译器、常用命令，以及项目的database结构和版本管理基础。
3、代码编写及仿真技巧
系统介绍verilog语法规范、语言与电路实现之关系，以及RTL仿真技术、RTL代码编写技巧、控制单元和数据通路单元的实现技巧、基于Verilog语言的测试编码技巧，功能验证及Testbench搭建的技巧。
4、综合技术
讲述综合基础、组合电路与时序电路、基于TCL的综合流程、综合策略、设计环境和设计约束的制定、综合优化的技巧、实现优化结果的可综合代码编写技术等。
5、可测试设计技术
基于Synopsys DFT compiler的DFT技术，介绍可测性设计技术、组合电路和时序电路的测试方法、基于TCL的DFT设计实现的基本流程。
6、静态时序分析技术
基于Synopsys PT的静态时序分析技术，介绍静态时序分析、基于TCL技术的处理过程和常用的时序分析方法。
7、一致性验证技术介绍
介绍一致性验证技术，使学员了解基于Synopsys Formality 的一致性验证方法。
8、Cache控制器专题项目
项目实践：
本课程专题实验是构造一个8位CPU（8051）的外部Cache控制器，用于实现CPU通过LPC协议(Intel的一种主板总线协议)访问外部LPC FW Hub(Burst访问)的执行程序。本项目包括CPU core接口模块,控制状态寄存器模块,two-way组相联的cache控制模块,SRAM控制模块,LPC 接口模块。学员可以从中学习如何从IP,标准接口spec和Cache算法入手，进行项目的Architecture设计，完成模块划分，设计spec和RTL代码，建立仿真计划和仿真环境，完成整个项目的功能仿真到综合、STA，以及一致性验证,实现一个较完整的SOC设计流程。设计规模在万门级。在0.25um工艺库下，频率不小于100MHz。
培训目标
帮助学员熟悉并掌握典型数字ASIC/SOC芯片前端开发流程和设计技巧，以及相关设计软件的使用，课程结束后学员可积累相当于1年左右的实际工作经验，能够独立完成ASIC/SOC中等模块的前端设计。
培训环境
提供由Sun工作站、DELL服务器、Solaris Unix操作系统、惠普HP-Unix操作系统、RedHat Linux操作系统，以及Cadence、Synopsys、Mentor、Magma等主流EDA设计软件组成的高端IC设计培训环境。技术论坛bbs.bjicpark.com为您随时提供帮助！
报名要求：有数字电路设计和硬件描述语言的基础或自学过相关课程。
适用对象：初步熟悉IC设计前端工作但缺乏项目经验者。
 
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